高频高速PCB设计1000UF 16V之实用大全（2）

26、当一块 PCB 板中有多个数/模成果块时，通例做法是要将数/模地分隔，原因安在?

将数/模地分隔的原因是因为数字电路在坎坷电位切换时会在电源和地发生噪声，噪声的巨细跟信号的速度及电流巨细有关。假如地平面上不支解且由数字区域电路所发生的噪声较大而模仿区域的电路又很是靠近，则纵然数模信号不交错，模仿的信号依然会被地噪声滋扰。也就是说数模地不支解的方法只能在模仿电路区域距发生大噪声的数字电路区域较远时利用。

27、另一种作法是在确保数/模分隔机关，且数/模信号走线彼此不交错的环境下，整个 PCB板地不做支解，数/模地都连到这个地平面上。原理安在?

数模信号走线不能交错的要求是因为速度稍快的数字信号其返回电流路径(return current path)会只管沿着走线的下方四周的地流回数字信号的源头，若数模信号走线交错，则返回电流所发生的噪声便会呈此刻模仿电路区域内。

28、在高速 PCB 设计道理图设计时，如何思量阻抗匹配问题?

在设计高速 PCB 电路时，阻抗匹配是设计的要素之一。而阻抗值跟走线方法有绝对的干系，譬喻是走在外貌层(microstrip)或内层(stripline/double stripline)，与参考层(电源层或地层)的间隔，走线宽度，PCB材质等均会影响走线的特性阻抗值。也就是说要在布线后才气确定阻抗值。一般仿真软件会因线路模子或所利用的数学算法的**而无法思量到一些阻抗不持续的布线环境，这时候在道理图上只能预留一些terminators(端接)，如串联电阻等，来和缓走线阻抗不持续的效应。真正基础办理问题的要领照旧布线时只管留意制止阻抗不持续的产生。

29、那边能提供较量精确的 IBIS 模子库?

IBIS 模子的精确性直接影响到仿真的功效。根基上 IBIS 可当作是实际芯片 I/O buffer 等效电路的电气特性数据，一般可由 SPICE 模子转换而得 (亦可回收丈量， 但**较多)，而 SPICE 的数据与芯片制造有绝对的干系，所以同样一个器件差异芯片厂商提供，其 SPICE 的数据是差异的，进而转换后的 IBIS 模子内之数据也会随之而异。也就是说，假如用了 A 厂商的器件，只有他们有本领提供他们器件精确模子数据，因为没有其它人会比他们更清楚他们的器件是由何种工艺做出来的。假如厂商所提供的 IBIS 禁绝确，只能不绝要求该厂商改造才是基础办理之道。

30、在高速 PCB 设计时，设计者应该从那些方面去思量EMC、EMI 的法则呢?

一般 EMI/EMC 设计时需要同时思量辐射(radiated)与传导(conducted)两个方面. 前者归属于频率较高的部门(>30MHz)后者则是较低频的部门(30MHz). 所以不能只留意高频而忽略低频的部门.一个好的EMI/EMC 设计必需一开始机关时就要思量到器件的位置, PCB 叠层的布置, 重要联机的走法, 器件的选择等, 假如这些没有事前有较佳的布置, 过后办理则会事倍功半, 增加本钱. 譬喻时钟发生器的位置只管不要接近对外的毗连器, 高速信号只管走内层并留意特性阻抗匹配与参考层的持续以淘汰反射, 器件所推的信号之斜率(slew rate)只管小以减低高频身分, 选择去耦合(decoupling/bypass)电容时留意其频率响应是否切合需求以低落电源层噪声. 别的, 留意高频信号电流之回流路径使其回路面积只管小(也就是回路阻抗loop impedance 只管小)以淘汰辐射. 还可以用支解地层的方法以节制高频噪声的范畴. 最后, 适当的选择PCB 与外壳的接所在(chassis ground)。

31、如何选择EDA东西?

今朝的 pcb 设计软件中，热阐明都不是强项，所以并不发起选用，其它的成果 1.3.4 可以选择PADS或Cadence机能价值比都不错。 PLD 的设计的初学者可以回收 PLD 芯片厂家提供的集成情况，在做到百万门以上的设计时可以选用单点东西。

32、请推荐一种适合于高速信号处理惩罚和传输的 EDA 软件。

通例的电路设计，INNOVEDA 的 PADS 就很是不错，且有共同用的仿真软件，而这类设计往往占据了 70%的应用场所。在做高速电路设计，模仿和数字殽杂电路，回收 Cadence 的办理方案应该属于机能价值较量好的软件，虽然Mentor的机能还长短常不错的，出格是它的设计流程打点方面应该是最为优秀的。(大唐电信技能专家 王升)

33、对 PCB 板各层寄义的表明

Topoverlay ----顶层器件名称， 也叫 top silkscreen 可能 top component legend, 好比 R1 C5,

IC10.bottomoverlay----同理 multilayer-----假如你设计一个 4 层板，你安排一个 free pad or via, 界说它作为multilay 那么它的 pad 就会自动呈此刻 4 个层 上，假如你只界说它是 top layer, 那么它的 pad 就会只呈此刻顶层上。

34、2G 以上高频 PCB 设计，走线,排版,应重点留意哪些方面?