为AI而生，冲破存储墙，佐治470uf 63v亚理工等提出新型嵌入式无电容DRAM

选自IEEE
作者：Samuel K. Moore
呆板之心编译
编辑：小舟、杜伟
在最近的一项研究中，来自佐治亚理工、圣母大学、罗彻斯特理工学院的研究者提出了一种新型的无电容 DRAM，旨在加速 AI 规模的成长。
当今计较中最大的问题之一是「存储墙」，即处理惩罚时间与将数据从单独的 DRAM 存储器芯片传送处处理惩罚器所耗费时间之间的差距。AI 应用的日益普及只会加剧该问题，因为涉及面部识别、语音领略、消费商品推荐的庞大网络很少能容纳在处理惩罚器的板载内存上。
在 2020 年 12 月进行的 IEEE 国际电子设备集会会议（IEDM）上，一些研究小组认为：一种新型的 DRAM 大概成为「存储墙」问题的办理方案。他们暗示：「这种新型的 DRAM 由氧化物半导体制成，并内置在处理惩罚器上方的各层中，其位长是商用 DRAM 的数百或数千倍，而且在运行大型神经网络时可以提供较大的区域，节减大量能源。」
单片 1T1C 设计的缺陷与范围性
计较机中的 DRAM 存储单位由单个晶体管和单个电容器制成，即所谓的 1T1C 设计。这种存储单位在写入时打开晶体管，电荷被推入电容器 (1) 或从电容器 (0) 去除；读取时则会提取并怀抱电荷（假如有）。该系统速度超等快，价值自制，而且功耗很小，但它也有一些缺点。
首先，读取时会耗损电容器的电量， 470uf 63v，因此读取意味着要将该位写回到内存中。纵然不举办读取，电荷最终也会通过晶体管从电容器中泄漏出来。所有单位都需要按期刷新以保持数据。在现代 DRAM 芯片中，此操纵每 64ms 完成一次。
处理惩罚器芯片中的嵌入式 DRAM 是以贸易的形式完成的，因而存在一些其范围性。佐治亚理工学院电气和计较机工程系传授 Arijit Raychowdhury 暗示：「单片 1T1C 的设计一直面对的挑战是制造电容器以及制造具有超低泄漏的晶体管方面存在坚苦。」他与圣母大学和罗彻斯特理工学院的研究人员相助开拓了新的嵌入式 DRAM。在为逻辑电路构建的制造进程中，很难制造出优秀的电容器。

Arijit Raychowdhury。
新型嵌入式 DRAM 的布局
新型嵌入式 DRAM 仅由两个晶体管束成，没有电容器，简称为 2T0C。之所以可以这样做，是因为晶体管的栅极是天然的电容器（尽量有些小）。因此代表该位的电荷可以存储在此处。该设计具有一些要害优势，出格是对付 AI 来说。

新型嵌入式 DRAM 的布局。图源：圣母大学。
与由晶体管和电容器构成的普通 DRAM 差异，2T0C 嵌入式 DRAM 由两个晶体管构成。该位存储在右侧晶体管的电容中，并由左侧设备安排在此处。右侧设备栅极上的电荷意味着电流可以流过它，因此仅由晶体管节制读取和写入。
Raychowdhury 表明称：「个中写入和读取涉及差异的设备，因此可以从 2T0C DRAM 单位读取数据，而无需粉碎数据，不必重写数据。你所要做的就是查察电流是否流过其栅极承载电荷的晶体管。假如存在电荷，晶体管将导通，会有电流流过。假如没有电荷，就将没有电流流过。」
圣母大学 Suman Datta 尝试室的研究生 Jorge Gomez 对此暗示：「轻松读取对付 AI 来说至关重要，因为神经网络每次写入至少要读取 3 遍。」
Raychowdhury 说道：「2T0C 的分列不合用于硅逻辑的晶体管。」由于晶体管的栅极电容太低，而且通过晶体管的泄漏量太高，任何位城市当即流失。因此研究者转向由非晶氧化物半导体制成的设备，譬喻用于节制某些显示器中像素的设备。
新型嵌入式无电容 DRAM 具有哪些特性
新型嵌入式无电容 DRAM 具有几种显著的特性。详细而言，它们可以驱动大量电流，使得写入速度更快；当它们封锁时，会释放少量电荷，使得位利用寿命更长。美国团队利用掺杂了约 1% 钨元素的氧化铟作为他们的半导体，简称掺钨氧化铟（IWO）。
Raychowdhury 暗示，该设备的电流是「有记录的氧化晶体管中最好的一些」。该设备为逻辑运算提供了足够的读写速度，同时截至电流（off current）也很小，比硅的电流小了二至三个数量级。实际上，该团队必需构建超大版本的设备， 47UF 50V，以得到精确的泄露电流。
同样重要的是，像这样的氧化物可以在相对低温情况下举办处理惩罚。这意味着由氧化物制成的设备可以在处理惩罚器芯片上方的互连层中构建，而且不会损坏下方的硅器件。另外，在此处构建存储单位为数据处理惩罚硅元件（elements on the silicon）提供了一个直接的高带宽路径，从而有效地冲破了存储墙（memory wall）。
在对三个常见神经网络的模仿中，该团队将该技能的单层、四层、八层版天职别与 IBM Power8 处理惩罚器中利用的技能 22 纳米 1T1C 嵌入式 DRAM 举办了比拟。由于节制 2T0C 嵌入式 DRAM 耗损了处理惩罚器上必然数量的逻辑，因此就所有神经网络数据所需的芯单方面积而言，仅利用单层存储器并不能带来实际的优势。可是，四层 2T0C DRAM 将嵌入式存储器所需的芯单方面积淘汰了 3.5 倍，八层 2T0C DRAM 更是淘汰了 7.3 倍。
同样地，当层数多于 1 时，2T0C 嵌入式 DRAM 在机能上优于 1T1C 嵌入式 DRAM。举例而言，当提供一平方毫米的四层或八层嵌入式 DRAM 时，ResNet-110 神经网络则从来不需要从芯片外获取数据。1T1C 设计需要在 70% 阁下的时间里利用芯片外数据，与之差异，2T0C 嵌入式 DRAM 大概会节减大量的时间和精神。
比利时微电子研究中心（Imec）的研究人员在国际电子器件集会会议（IEDM）上推出了一种雷同的 2T0C 嵌入式方案，该方案利用铟镓锌氧化物作为半导体。Imec 高级科学家 Attilio Belmonte 指出，IGZO 必需在有氧的情况中退火，以修复由氧空位造成的质料缺陷。这样可以有助于淘汰 IGZO 中自由电子的数量，进而有助于电流活动，但假如没有氧气，设备就不会像开关那样起浸染。

Attilio Belmonte。
对这种「氧钝化」的需求对 IGZO DRAM 设备的设计发生了几种撞击效应（knock-on effect），包罗所涉及的电介质的选择和位置。Imec 开拓的优化设备将 IGZO 安排于氧化硅的上方，而且顶部是氧化铝。这种团结方法很是有效地节制了耗尽位的泄露。2T0C 存储单位的平均逗留时间为 200 秒，而且 25% 的存储单位将它们的位保持了 400 秒以上的时间，是普通 DRAM 单位保持时长的数千倍。在后续研究中，Imec 团队但愿通过利用差异相位的 IGZO 将逗留时间耽误至 100 小时以上。
这样长的逗留时间使得该设备进入到了非易失性存储（non-volatile memories）的规模，譬喻电阻式 RAM 和磁性 RAM。许多研究团队专注于利用嵌入式 RRAM 和 MRAM 来加快 AI。可是，Raychowdhury 认为 2T0C 嵌入式 DRAM 比它们更有优势。嵌入式 RRAM 和 MRAM 需要大量电流来写入，而且就今朝而言，电流必需来自处理惩罚器硅片中的晶体管，所以节减的空间更少。更糟糕的是，嵌入式 RRAM 和 MRAM 切换速度肯定慢于 DRAM。
Raychowdhury 增补道，任何基于电荷的事物往往速度更快，至少在写入进程中是这样。速度快得多的证据还需要期待处理惩罚器上全阵列嵌入式 2T0C DRAM 的构建。而且，全阵列嵌入式 2T0C DRAM 就要到来了！
原文链接：https://spectrum.ieee.org/tech-talk/semiconductors/memory/new-type-of-dram-could-accelerate-ai
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原标题：《为AI而生，冲破存储墙，佐治亚理工等提出新型嵌入式无电容DRAM》
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